東京高等裁判所 平成６年（行ケ）２２７号 判決 1996年3月19日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
同代表者代表取締役
北岡隆
同訴訟代理人弁理士
上田守
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 清川佑二
同指定代理人
内藤照雄
同
今野朗
同
吉野日出夫
同
関口博
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
「特許庁が平成３年審判第１８４６３号事件について平成６年８月１０日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和６０年１１月１３日、名称を「半導体メモリ装置」とする発明（以下「本願発明」という。）につき特許出願（特願昭６０－２５７０９６号）をしたが、平成３年８月２０日拒絶査定を受けたので、同年９月１９日審判を請求した。特許庁は、この請求を平成３年審判第１８４６３号事件として審理した結果、平成６年８月１０日、「本件審判の請求は、成り立たない。」との審決をし、その謄本は、同年９月１２日原告に送達された。
２ 本願発明の要旨
浮遊ゲートに電子を注入し、電気的あるいは紫外線照射により電子を放出する複数の可変しきい値型不揮発性半導体メモリトランジスタのゲートを行方向に接続し、ドレインを列方向に接続してマトリクス状に配列した半導体メモリ装置において、
アドレス信号で指定されたメモリトランジスタを行デコーダと列デコーダとにより選択し、そのメモリトランジスタに書込まれている情報を、センスアンプを介して読出す通常の読出モード、および、
前記通常の読出モード時における非選択行の電圧と等しいかまたはそれよりも高く、浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低い電圧をもって、同時に前記デコーダにより少なくとも１本以上の行を選択するとともに、前記列デコーダにより少なくとも１本の列を選択して、前記浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタと正常なメモリトランジスタとをセンスアンプを介して読出すテストモードを備えたことを特徴とする、半導体メモリ装置。（別紙図面第１図参照）
３ 審決の理由の要点
(1) 本願発明の要旨は、前項記載のとおりである。
(2) 特開昭５７－１０３１９５号公報（以下「引用例」という。）には、
「浮遊ゲートに電子を注入し、電気的あるいは紫外線照射により電子を放出する複数の可変しきい値型不揮発性半導体メモリトランジスタのゲートを行方向に接続し、ドレインを列方向に接続してマトリクス状に配列した半導体メモリ装置において、
アドレス信号で指定されたメモリトランジスタをローデコーダ（本願発明の行デコーダに相当する）とコラムデコーダ（本願発明の列デコーダに相当する）とにより選択し、センスアンプを介して読出す通常モード、および、
前記デコーダによりメモリトランジスタを、ワード線単位（ビット単位）または、全ての選択をして、電源電圧を変化させてワード線の電位をＬ（ロー）例えば零レベルより次第にＨ（ハイ）レベルにして行き、ワード線単位（ビット線単位）または全てのメモリトランジスタのうち閾値（Ｖth）が最小のメモリトランジスタの閾値を測定するもの」が記載されている。
(3) そこで、本願発明と上記引用例に記載のものとを対比すると、両者は、
「浮遊ゲートに電子を注入し、電気的あるいは紫外線照射により電子を放出する複数の可変しきい値型不揮発性半導体メモリトランジスタのゲートを行方向に接続し、ドレインを列方向に接続してマトリクス状に配列した半導体メモリ装置において、
アドレス信号で指定されたメモリトランジスタを行デコーダと列デコーダとにより選択し、そのメモリトランジスタに書込まれている情報を、センスアンプを介して読出す通常の読出モード、および、
同時に前記デコーダにより行及び列を選択して前記浮遊ゲートから電子を放出したメモリトランジスタのしきい値Ｖthの測定を行うテストモードを備えたことを特徴とする半導体メモリ装置。」である点で一致する。
(4) しかし、次の点で相違する。
テストモードにおいて、異常なメモリトランジスタ（しきい値電圧が所定値よりも低いもの）を検出するための、メモリトランジスタのしきい値を測定するための構成として、本願発明が、通常の読み出しモード時における非選択行の電圧と等しいかまたはそれよりも高く、浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低い電圧を被測定（テスト）メモリトランジスタのゲートに印加しているのに対して、引用例に記載のものは、被測定（テスト）メモリトランジスタのゲートに印加される電圧を零レベルから次第にハイレベルにしていくものである点。
なお、被測定（テスト）メモリトランジスタの選択について、本願発明では「少なくとも１本以上の行と少なくとも１本の列を選択する」旨限定することによって、該限定によって、メモリトランジスタを個々に、行毎（列毎）または全ての選択が可能になるが、引用例の実施例として記載されているものは、メモリトランジスタを行毎（列毎）または全ての選択が可能なものであるが、メモリトランジスタを個々に選択する点については記載はなされていないが、従来例としてメモリトランジスタを個々に選択するものが記載されているので、この点は実質的な相違点とはしない。
(5) そこで、判断すると、本願発明も引用例に記載のものも、どちらもメモリトランジスタの浮遊ゲートから電子を放出したときのしきい値電圧が異常なもの（正常なしきい値電圧よりも低いもの）をテストモードにおいてチェックする点では一致するので、そのチェックの仕方として、メモリトランジスタのゲートに所定の電圧を印加した時にメモリトランジスタに流れる電流をセンスアンプによって検出するか、メモリトランジスタのゲートに印加される電圧を零レベルから次第にハイレベルにしていき、メモリトランジスタに所定以上の電流が流れる時点をセンスアンプで検出し、その時点のゲートに印加された電圧をしきい値電圧として検出するかは単なる設計事項にすぎず、この点に格別な発明力を要するものとは認められない。
(6) 以上のとおりであるから、本願発明は引用例に記載の事項に基づいて当業者が容易に発明をすることができたものと認められ、特許法２９条２項の規定により特許を受けることができない。
４ 審決を取り消すべき事由
審決の理由の要点(1)、(2)は認める。同(3)のうち、「同時に前記デコーダにより行及び列を選択して前記浮遊ゲートから電子を放出したメモリトランジスタのしきい値Ｖthの測定を行うテストモードを備えたことを特徴とする半導体メモリ装置」である点で一致することは争い、その余は認める。同(4)は認める（ただし、相違点は他にもある。）。同(5)、(6)は争う。
審決は、本願発明と引用例に記載のものとの一致点の認定を誤り、相違点を看過した結果、進歩性の判断を誤ったものであるから、違法として取り消されるべきである。
(1) 取消事由１（一致点の認定の誤り）
審決は、本願発明と引用例に記載のものとは、「同時に前記デコーダにより行及び列を選択して前記浮遊ゲートから電子を放出したメモリトランジスタのしきい値Ｖthの測定を行うテストモードを備えたことを特徴とする半導体メモリ装置」である点で一致すると認定しているが、誤りである。
<１> 引用例に記載のものは、メモリトランジスタのゲートに接続されたワード線の電位を零レベルから次第にハイ(H)レベルにして行き、メモリトランジスタのしきい値（Ｖth）電圧そのものを測定するものである。
<２> これに対し、本願発明では、メモリトランジスタのゲートに非選択行の電圧と等しいか又はそれよりも高く、浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低い電圧をもって、浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタと正常なメモリトランジスタとをセンスアンプを介して読み出すテストモードを備えたものであり、しきい値（Ｖth）電圧そのものを測定するのではなく、メモリトランジスタに流れる電流をビット線ごとにセンスアンプによって検出し、正常なしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタと正常なメモリトランジスタとをビット線単位で識別できるようにしたものである。
(2) 取消事由２（相違点の看過）
審決は、本願発明が負のしきい値電圧を有する異常なメモリトランジスタをテストする回路構成を備えているのに対し、引用例に記載のものはメモリトランジスタの正のしきい値のみを測定する回路構成しか備えていない点を看過している。
<１> 本願発明の要旨中、「浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタ」の技術的意義を特許請求の範囲の記載自体から一義的に理解することができない。
そこで、本願明細書の発明の詳細な説明及び添付図面（別紙図面参照）をみると、
（イ）「第１図はこの発明の一実施例の回路図である。この第１図に示す回路図は、前述の第２図に示した回路図に加えて、非選択電圧前後の電圧を発生するバイアス回路２１と、全ワードラインＷＬ1ないしＷＬnをそのバイアス電圧に接続するトランジスタＱ1ないしＱnと、それらを駆動するテストイネーブル信号を追加して構成したものである。」（甲第２号証１２頁１１行ないし１８行）、
（ロ）「次に、動作について説明する。通常の読出時には、テストイネーブル信号は０Ｖであり、バイアス回路２１は非動作状態となっている。このため、トランジスタＱ1ないしＱnは非導通状態であるので、従来例と同様にして、通常の読出動作を行う。」（同１２頁１９行ないし１３頁４行）、
（ハ）「テストイネーブル信号がアクティブ状態（５Ｖ）になると、バイアス回路２１が動作し、或る一定電圧を発生する。また、ワードラインＷＬ1ないしＷＬnに接続されたトランジスタＱ1ないしＱnは導通状態になり、全ワードラインをバイアス回路２１の発生した電圧（約０．５ないし１．０Ｖ程度）にする。この状態で、各ビットラインＢＬ1ないしＢＬmを順に選択して、センスアンプ２０を介して読出す。これらはすべてのメモリセルＱ11ないしＱnmを消去した状態で行なう。」（同１３頁５頁ないし１４行）、
（ニ）「ここで、ビットラインＢＬ1が選択されているときを考える。ビットセルＱ11ないしＱn1がすべて正常なメモリセルすなわちしきい値電圧が約１．５Ｖ前後にある場合には、メモリセルの特性は、第４図に示すＡの特性を示しているので、ゲート電圧が０．５ないし１．０Ｖ程度印加されても、ドレイン電圧ＩMは流れない。したがって、センスアンプ２０は、ドレイン電流ＩMがセンスアンプ電流I sense以下であるので、“０”と判定し、このときは正常であることを示す。」（同１３頁１５行ないし１４頁４行）、
（ホ）「次に、メモリセルＱ11が第４図に示すＣまたはＤのような特性を示すとき、つまりしきい値が負のとき、ビットラインＢＬ1は、このメモリセルＱ11のためにドレイン電流がセンスアンプ２０のセンス電流I sense以上になり、“１”と判定し、このときは異常であることを示す。」（同１４頁５行ないし１０行）との記載がある。
上記（ニ）の記載から、本願発明の要旨中の「正常なメモリトランジスタ」とは、「しきい値電圧が約１．５Ｖ前後のメモリトランジスタ」を、
（ホ）の記載から、「浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低いしきい値電圧を持つ異常なメモリトランジスタ」とは、「しきい値電圧が負であるメモリトランジスタ」を、それぞれ意味することは明らかである。
<２> これに対し、引用例には、
(a)「本発明はかかる点を改善すべくなされたもので、特徴とする所は複数のワード線とビット線の各交点にＥＰＲ０Ｍセルを接続してなる半導体記憶装置において、該セルの閾値位置読取時に通常動作時の入力電圧よりはるかに高い電圧を印加されることにより動作してローレベルの出力およびハイレベルの出力を生じる回路と、ワード線に接続されて前記閾値読取り時には該ロー、ハイレベルの出力を受けて該ワード線とワードデコーダとを切離し代って可変高電圧源を該ワード線へ接続する回路と、該ロー、ハイレベルの出力を受けて全ワード線及び又は全ビット線を同時選択させる回路とを備えることにある。」（甲第６号証２頁左上欄１７行ないし右上欄９行）、
(b)「詳しくは、トランジスタＱ0をオンにしてセルC00をセンスアンプＳＡへ接続し、電源電圧を変化させてワード線Ｗ0の電位をＬ（ロー）例えば零レベルより次第にＨ（ハイ）レベルにして行く。」（同頁左下欄２行ないし５行）、
(c)「本発明では全ビット線を同時に選択し、ワード線単位で、またはワード線も全線を同時選択して全セルに対してＶｔｈ測定を同時に行なう。この場合も１つ又は全部のワード線電位をＬからＨへ次第に高めて行き、オンのセルが生じたときのワード線電位を求めてそれを最小Ｖｔｈとするという方法をとる。」（同頁左下欄１５行ないし右下欄１行）、
(d)「勿論Ｖｔｈ測定をワード線毎に行なう場合は、各ワード線毎のＶｔｈ最小のセルの該Ｖｔｈが求まり、全セル同時に測定する場合は全セル中最小Ｖｔｈセルの該Ｖｔｈが求まる。」（同頁右下欄１行ないし４行）、
(e)「メモリの良、不良テストには後者の方法で充分であるが、冗長ビットを用意していて不良セルは冗長セルに置換する方式をとる場合は前者のワード線毎等が好ましく、不良ワード線（単位のセル群）が発見されたらそれを冗長ワード線で置換してしまえばよい。」（同４行ないし９行）
との記載がある。そして、甲第６号証２頁右下欄１８行以下に、全ビット線を同時に選択し、ワード線毎に最小Ｖｔｈを測定する具体的回路とその動作の説明がある。
上記(a)ないし(e)の記載から、引用例に記載のものにおいては、メモリトランジスタの正のしきい値電圧を測定するものであるということができる。すなわち、上記(b)の記載中たは、「ワード線Ｗ0の電位をＬ（ロー）例えば零レベルより次第にＨ（ハイ）レベルにして行く。」とあり、また、上記(e)の記載によれば、「不良ワード線（単位のセル群）が発見されたらそれを冗長ワード線で置換してしまえばよい。」とある。不良ワード線を冗長ワード線で置換可能なのは、不良メモリセルのしきい値電圧が正の場合のみであり、不良メモリセルのしきい値電圧が負の場合には、不良メモリセルに接続された不良ワード線を冗長ワード線で置換することができない。したがって、引用例に記載のものは、メモリトランジスタの正のしきい値電圧を測定するものであるということができる。
(3) 取消事由３（相違点に対する判断の誤り）
審決は、「そのチェックの仕方として、メモリトランジスタのゲートに所定の電圧を印加した時にメモリトランジスタに流れる電流をセンスアンプによって検出するか、メモリトランジスタのゲートに印加される電圧を零レベルから次第にハイレベルにしていき、メモリトランジスタに所定以上の電流が流れる時点をセンスアンプで検出し、その時点のゲートに印加された電圧をしきい値電圧として検出するふは単なる設計事項にすぎず、この点に格別な発明力を要するものとは認められない」と判断するが、前記(1)及び(2)で述べたとおり、「本願発明も引用例に記載のものも、どちらもメモリトランジスタの浮遊ゲートから電子を放出したときのしきい値電圧が異常なもの（正常なしきい値電圧よりも低いもの）をテストモードにおいてチェックする点では一致する」との前提が誤りであるから、上記判断は誤りである。
第３ 請求の原因に対する認否及び反論
１ 請求の原因１ないし３は認める。同４は争う。審決の認定、判断は正当であって、原告主張の誤りはない。
２ 反論
(1) 取消事由１について
本願発明のテストモードについて、メモリトランジスタのしきい値電圧を測定するという表現は直接なされてはいないが、本願発明のテストモードにおいては「非選択行の電圧と等しいかまたはそれよりも高く浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低い電圧（例えば、約０．５ないし１．０Ｖの電圧）」をゲートに印加して、センス電流ＩMが所定値以上流れるか否かを測定して、正常なメモリトランジスタのしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタと正常なメモリトランジスタとを識別できるようにしていることが明らかであり、このことは、本願発明のテストモードにおいてはゲートに約０．５ないし１．０Ｖの電圧を印加したときにセンス電流が所定以上流れるようなしきい値電圧のメモリトランジスタ（異常なメモリトランジスタ）が存在するか否かを測定していることを意味しているので、本願発明のテストモードを「メモリトランジスタのしきい値電圧Ｖｔｈの測定を行うテストモード」と表現したことに何ら技術的な誤りはない。
(2) 取消事由２について
<１> 本願明細書の特許請求の範囲にいう「浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタ」が、浮遊ゲートから電子を放出したメモリトランジスタのしきい値電圧がこのように放出した状態における正常なメモリトランジスタのしきい値電圧よりも低い場合を異常メモリトランジスタを意味し、そのしきい値電圧として正のものも負のものも含むことは一義的に明らかであり、本願明細書及び本願願書に添付された図面（以下「本願明細書」という。）を参酌することが許される場合には当たらない。
仮に、本願明細書を参酌したとしても、本願明細書には、しきい値電圧が負であるメモリトランジスタを一例とした実施例とともに、「また、しきい値が負でなくとも、０ないし１．５Ｖ以下のしきい値のメモリセルが同一ビットライン上に多数ある場合も、同様の効果を示す。たとえば、５１２Ｋ ＥＰＲＯＭの場合、同一ビットライン上には、１０２４個のメモリセルが接続されている。個々の電流が少なくても、数個ないし数１０個の電流を合わせてセンス電流I senseを越えると、そのビットラインは正常には読出せない。」（甲第２号証１４頁１１行ないし１９行）と記載されている。
<２> 引用例に記載の技術は、正常なメモリセルのしきい値電圧よりも低いしきい値電圧を有するメモリセルのしきい値電圧を測定するものであって、引用例の「例えば、零レベルより次第にＨ（ハイ）レベルに・・・」（甲第６号証２頁左下欄４行、５行）との記載を参酌すれば、零レベルでも測定しているのであるから、しきい値電圧が負のメモリセルのしきい値電圧の測定も零レベル以下として測定が可能であることが十分示唆されているというべきである。
また、原告は、しきい値電圧が負のメモリセルの場合には冗長ワード線で置換できないことを理由に、引用例に記載のものは「正のしきい値電圧を測定するもの」であると主張するが、文章全体を読めば、冗長ワード線で置換することは異常なメモリセルが発見された場合の一解決手段とみるべきものであって、そのことにすべてが拘束されて「メモリセルの正のしきい値電圧を測定するもの」であると解釈することはできない。
(3) 取消事由３について
前記(1)及び(2)で述べたとおり、審決には、一致点の認定の誤り及び相違点の看過はなく、「本願発明も引用例に記載のものも、どちらもメモリトランジスタの浮遊ゲートから電子を放出したときのしきい値電圧が異常なもの（正常なしきい値電圧よりも低いもの）をテストモードにおいてチェックする点では一致する」との前提に誤りはないから、原告主張の相違点に対する判断の誤りはない。
第４ 証拠
証拠関係は、本件記録中の書証目録記載のとおりであって、書証の成立はいずれも当事者間に争いがない。
理由
１ 請求の原因１（特許庁における手続の経緯）、同２（本願発明の要旨）及び同３（審決の理由の要点）については、当事者間に争いがない。
そして、審決の理由の要点(2)（引用例の記載事項の認定）、同(3)（一致点の認定）のうち、「同時に前記デコーダにより行及び列を選択して前記浮遊ゲートから電子を放出したメモリトランジスタのしきい値Ｖｔｈの測定を行うテストモードを備えたことを特徴とする半導体メモリ装置」である点で一致することを除く事実、同(4)（相違点の認定）は、当事者間に争いがない（ただし、原告は他にも相違点があると主張する。）。
２ 原告主張の取消事由の当否について検討する。
(1) 取消事由１について
原告は、本願発明と引用例に記載のものとは、「同時に前記デコーダにより行及び列を選択して前記浮遊ゲートから電子を放出したメモリトランジスタのしきい値Ｖｔｈの測定を行うテストモードを備えたことを特徴とする半導体メモリ装置」である点で一致するとした審決の認定は誤りであると主張する。しかしながら、本願発明と引用例記載のものが上記「しきい値Ｖｔｈの測定を行う」点で一致するとの認定は、両者がしきい値（Ｖth）電圧の値そのものを直接測定している点で一致するとの意味まで含むものではないと認められるから、原告主張の一致点の認定の誤りはないと認められる。
確かに、原告主張のとおり、前記１に説示の本願発明の要旨によれば、本願発明のテストモードでは、しきい値電圧が低い異常トランジスタを発見するために、所定電圧（通常の読出モード時における非選択行の電圧と等しいか又はそれよりも高く、浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低い電圧（例えば、０．５ないし１．０Ｖ））をメモリトランジスタのゲートに印加してメモリトランジスタに流れる電流をセンスアンプによって検出し、しきい値電圧が低い異常トランジスタを発見するものであり、しきい値（Ｖth）電圧そのものを測定するのではない。これに対し、引用例の「電源電圧を変化させてワード線Ｗoの電位をＬ（ロー）例えば零レベルから次第にＨ（ハイ）レベルにして行く。最初はセルＣ00はオフであるからビット線Ｂ0に電流が流れず、ワード線電位が次第に増大してやがてある値になるとセルＣ00はオンになり、ビット線Ｂ0に電流が流れる。センスアンプＳＡはこの電流を検知し、この電流検知がなされたときのワード線Ｗ0電位すなわちこのときの電源電圧がセルＣ00のＶｔｈになる。」（甲第６号証２頁左下欄３行ないし１２行）との記載によれば、引用例に記載のものは、しきい値が許容範囲にあるか否かを判別するために、メモリトランジスタのゲートに接続されたワード線の電位を零レベルから次第にハ(H)レベルにして行き、メモリトランジスタのしきい値Ｖｔｈを測定するものであることが認められる。
しかしながら、審決中の「そのチェックの仕方として、メモリトランジスタのゲートに所定の電圧を印加した時にメモリトランジスタに流れる電流をセンスアンプによって検出するか、メモリトランジスタのゲートに印加される電圧を零レベルから次第にハイレベルにしていき、メモリトランジスタに所定以上の電流が流れる時点をセンスアンプで検出し、その時点のゲートに印加された電圧をしきい値電圧として検出するかは単なる設計事項にすぎず」（甲第１号証７頁６行ないし１５行）との記載によれば、審決は、引用例に記載のものにおいてはしきい値電圧Ｖｔｈの値自体を直接測定しているが、本願発明においてはしきい値電圧Ｖｔｈの値を直接測定するものではないことを相違点として把握し、その相違点に対する判断を示していることが認められる。
そうすると、審決の本願発明と引用例記載のものが「しきい値Ｖｔｈの測定を行う」点で一致するとの認定は、両者がしきい値（Ｖth）電圧の値そのものを直接測定しているとの点で一致するとの点まで含むものではなく、両者はともにメモリトランジスタのしきい値電圧Ｖｔｈが正常なしきい値電圧より低いものを検知して、メモリトランジスタが正常か異常かを識別するものであって、結局において、両者ともしきい値電圧Ｖｔｈを判定することに変わりはなく、この点において一致すると認定したものと認められるから、審決には、原告が取消事由１で主張する一致点の認定の誤りはないといわなければならない。
(2) 取消事由２について
<１> 本願明細書の特許請求の範囲に記載された「浮遊ゲートから電子を放出したメモリトランジスタの正常なしきい値電圧よりも低いしきい値電圧を持つ異常メモリトランジスタ」は、特許請求の範囲の記載自体から、浮遊ゲートから電子を放出した状態（消去状態）における正常なしきい値電圧よりも低いしきい値電圧を持つメモリトランジスタの意味に一義的に解釈することができ、これをしきい値電圧が負であるメモリトランジスタに限定して解釈すべき理由を見いだすことはできない。
原告は、本願明細書の発明の詳細な説明中の「次に、メモリセルＱ11が第４図に示すＣまたはＤのような特性を示すとき、つまりしきい値が負のとき、ビットラインＢＬ1は、このメモリセルＱ11のためにドレイン電流がセンスアンプ２０のセンス電流I sense以上になり、“１”と判定し、このときは異常であることを示す。」（甲第２号証１４頁５行ないし１０行）との記載を根拠に、しきい値電圧が負であるメモリトランジスタに限定して解釈すべきであると主張するけれども、上記記載に続く「また、しきい値が負でなくとも、０ないし１．５Ｖ以下のしきい値のメモリセルが同一ビットライン上に多数ある場合も、同様の効果を示す。たとえば、５１２Ｋ ＥＰＲＯＭの場合、同一ビットライン上には、１０２４個のメモリセルが接続されている。個々の電流が少なくても、数個ないし数１０個の電流を合わせてセンス電流I senseを越えると、そのビットラインは正常には読出せない。」（甲第２号証１４頁１１行ないし１９行）との記載を併せ考えれば、原告主張の上記記載から、しきい値電圧が負であるメモリトランジスタに限定して解釈することはできないといわなければならない。
<２> 次に、引用例中の「詳しくはトランジスタＱ0をオンにしてセルＣ00をセンスアンプＳＡへ接続し、電源電圧を変化させてワード線Ｗ0の電圧をＬ（ロー）例えば零レベルより次第にＨ（ハイ）レベルにして行く。最初はセルＣ00はオフであるからビット線Ｂ0に電流が流れず、ワード線電位が次第に増大してやがてある値になるとセルＣ00はオンになり、ビット線Ｂ0に電流が流れる。センスアンプＳＡはこの電流を検知し、この電流検知がなされたときのワード線Ｗ0の電位すなわちこのときの電源電圧がセルＣ00のＶｔｈになる」（甲第６号証２頁左下欄２行ないし１２行）との記載には、メモリトランジスタのしきい値電圧が負のものを測定することが明記されてはいないが、負のしきい値を持つ異常メモリトランジスタがあれば、ワード線の電位が零レベルのときすなわちワード線に電圧を印加しなくとも電流が流れるものであるから、引用例に接する当業者にとって、引用例に記載のものは、正のしきい値のものを測定するのみでなく、負のしきい値のものも零レベル以下として測定するものであることは、自明であると認められる。
また、引用例には、「メモリの良、不良テストには後者の方法で充分であるが、冗長ビットを用意していて不良セルは冗長セルに置換する方式をとる場合は前者のワード線毎等が好ましく、不良ワード線（単位のセル群）が発見されたらそれを冗長ワード線で置換してしまえばよい。」（甲第６号証２頁右下欄４行ないし９行）との記載があり、弁論の全趣旨によれば、不良ワード線を冗長ワード線で置換するのが可能なのは、不良メモリセルのしきい値電圧が正の場合のみであることが認められる。。
しかしながら、「冗長ビットを用意していて不良セルは冗長セルに置換する方法をとる場合は」との記載等からすると、この冗長ビットで置換する方法は、引用例に記載のものが示す解決手段の一例にすぎないと認められるから、この冗長ビットで置換する方法から逆に引用例に記載のものが正のしきい値のもののみを測定すると解することはできないといわなければならない。
<３> そうすると、原告が取消事由２で主張する相違点の看過の主張は理由がない。
(3) 取消事由３について
審決には原告主張の一致点の認定の誤り及び相違点の看過はないことは前記(1)及び(2)で説示したとおりであり、「本願発明も引用例に記載のものも、どちらもメモリトランジスタの浮遊ゲートから電子を放出したときのしきい値電圧が異常なもの（正常なしきい値電圧よりも低いもの）をテストモードにおいてチェックする点では一致する」との前提に誤りはない。したがって、原告主張の相違点に対する判断の誤りはなく、原告主張の取消事由３は理由がない。
３ よって、原告の本訴請求は理由がないから棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法８９条を適用して、主文のとおり判決する。
（裁判長裁判官 伊藤博 裁判官 濵崎浩一 裁判官 市川正巳）
別紙図面
<省略>
<省略>